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What's Good About OrCAD Capture’s Signal Integrity Flow? The Secret's in the 16.6 Release!


Comments(0)Filed under: PCB Signal and power integrity, Capture CIS, OrCAD Capture, Constraint Manager, Allegro, OrCAD, Schematic, Capture-CIS, Signal Intregrity, SigXP UI, Design Entry CIS, PCB SI, IBIS, layout, PCB Capture, SI analysis and modeling, Constraint-driven PCB Design flow, PCB Signal integrity, High Speed, OrCAD PCB SI, Allegro PCB SI, electrical constraints, signal integrity, Capture, Grzenia, Allegro 16.6, 16.6, 16.6 routing, constraint databases, constraints

16.6 release를 사용하면, 이제 PCB SI tools (SigXP)를 사용하는 능력을 지니게 돼서 OrCAD Capture environment내에서 topologies and constraints로 작업할 수 있게 됩니다.


Design cycle 초기에 constraints를 포착하는 일이 중요한 데 다음과 같은 이유들 때문입니다:

 


  • 어떤 PCB 제품이던 그것을 위한 Design Cycle처럼 품질 문제가 나날이 축소되고 있습니다.

  • Edge rates가 적어짐에 따라, Signal integrity 문제를 막기위해 선행된 중요한 signal을 제약할 필요가 있습니다.

  • 결과적으로 엔지니어들은 design cycle의 초기에 몇가지 작업을 옮겨야 할 수 밖에 없는데, 그것은 board designing의 마지막 단계에서 하게 된다면 더 많은 반복 작업을 야기 시킬 것 입니다.

  • Pre-route constraints를  할 수 있다는 것은 design 반복을 줄일 것이고, designer들이 design cycle을 줄이도록 해 줄 것입니다.

Read on for more details........

 

Here is an overview of the Capture – SI flow:

Image1.jpg


SI Model Management (associate models to schematic instances)
• Setting up SI Model Libraries
• Auto Generate Models for discrete components
• Assign Models to Parts and Pins

Explore Signals (associating explore signals and managing ECSets on schematic XNets)
• Export XNET to Signal Explorer (SigXP)
• Assigning topologies to schematic XNets
• Validate topologies on schematic XNets

Export/Import ECSets (exporting/importing ECSet assignments from/to the schematic)
• Export ECSets from the schematic to SI Expert
• Import ECSets to the schematic from SI Expert
• Export ECSets to physical layout
• Import ECSet changes from physical layout

Export/Import with Allegro PCB Editor (taking the ECSet to/from Allegro Layout)
• Netlisting to Allegro
• Backannotating from Allegro

 

There are two methodologies for managing constraints:

Image2.jpg


 

Image3.jpg


 

Image4.jpg

Please share your experiences using this new 16.6 capability.

Jerry “GenPart” Grzenia


16.6 release를 사용하면, 이제 PCB SI tools (SigXP)를 사용하는 능력을 지니게 돼서 OrCAD Capture environment내에서 topologies and constraints로 작업할 수 있게 됩니다.


Design cycle 초기에 constraints를 포착하는 일이 중요한 데 다음과 같은 이유 들 때문입니다:

 


  • 어떤 PCB 제품이던 그것을 위한 Design Cycle처럼 품질 문제가 나날이 축소되고 있습니다.

  • Edge rates가 적어짐에 따라, Signal integrity 문제를 막기위해 선행된 중요한 signal을 제약할 필요가 있습니다.

  • 결과적으로 엔지니어들은 design cycle의 초기에 몇가지 작업을 옮겨야 할 수 밖에 없는데, 그것은 board designing의 마지막 단계에서 하게 된다면 더 많은 반복 작업을 야기 시킬 것 입니다.

  • Pre-route constraints를  할 수 있다는 것은 design 반복을 줄일 것이고, designer들이 design cycle을 줄이도록 해 줄 것입니다.

Read on for more details........

 

Here is an overview of the Capture – SI flow:

Image1.jpg


SI Model Management (associate models to schematic instances)
• Setting up SI Model Libraries
• Auto Generate Models for discrete components
• Assign Models to Parts and Pins

Explore Signals (associating explore signals and managing ECSets on schematic XNets)
• Export XNET to Signal Explorer (SigXP)
• Assigning topologies to schematic XNets
• Validate topologies on schematic XNets

Export/Import ECSets (exporting/importing ECSet assignments from/to the schematic)
• Export ECSets from the schematic to SI Expert
• Import ECSets to the schematic from SI Expert
• Export ECSets to physical layout
• Import ECSet changes from physical layout

Export/Import with Allegro PCB Editor (taking the ECSet to/from Allegro Layout)
• Netlisting to Allegro
• Backannotating from Allegro

 

There are two methodologies for managing constraints:

Image2.jpg


 

Image3.jpg


 

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Jerry “GenPart” Grzenia